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Altera QuartusII及Cyclone IV E使用经验
emesjx | 2014-08-11 15:05:13    阅读:3039   发布文章

1、仅C8L、IC8L、C9L使用1.0V核电压(VCCINT),其它速度的均使用1.2V核电压。

2、对于作为LVDS传输的Bank必须接2.5V的VCCIO,参考数据手册表1-20。

3、左边Bank(1、2)、右边Bank (5、6)均支持True LVDS(True mini-LVDS Transmitter),差分对信号无需外接匹配电阻。对应顶部Bank(7、8)、底部Bank(3、4)是通过Single-Ended Output Buffer以及外部电阻组合成LVDS, 即Emulated mini-LVDS Transmitter,差分对信号需要外接匹配电阻。

4、LVDS接口速率高达840Mbps(Tx)和875Mbps(Rx);DDR2接口速度达200MHz。

5、Cycolne IV支持LVDS、BLVDS(双向LVDS)、RSDS(Reduced Swing Differential Signaling)、mini-LVDS(主要用于LCD控制)和PPDS(Point-to-Point Differential Signaling)等高速差分I/O标准。

6、左边Bank(1、2)的LVDS差分引脚编号为DIFFIO_Lxxp与DIFFIO_Lxxn,右边Bank(5、6)为DIFFIO_Rxxp与DIFFIO_Rxxn,顶部Bank(7、8)为DIFFIO_Txxp与DIFFIO_Txxn,底部Bank(5、6)为DIFFIO_Bxxp与DIFFIO_Bxxn。其中:p表示“+”信号,n表示“-”信号;L表示“左边”,R表示“右边”,T表示“顶部”,B表示“底部”;xx为0-61。注意:不同型号(EP4CExx)、不同封装(如EP4CE40的F484与F780),其可用IO引脚数量不同,0-61不会全部都有,而且有些只有p,有些只有n,使用时一定要根据型号和封装仔细引用。

7、在QuartusII中,可使用*.tcl文件对引脚进行分配和约束,点击“Tools|Tcl Scripts”,在弹出窗口中先选择文件(第一次可拷贝一个样本文件,或用“File|New|Tcl Script File”建一个新文件),然后点击“Open File”打开文件编辑、修改、保存。再次点击“Tools|Tcl Scripts”,选中文件并点击“Run”才能把引脚分配和约束信息关联到顶层模块中(如:“top.bdf”。

8、在QuartusII的引脚分配文件*.tcl中使用:

set_instance_assignment -name IO_STANDARD "2.5V" -to led

将信号“led”定义为2.5V IO电平,要求其所在Bank的VCCIO=2.5V,如果VCCIO改为3.3V,可使用缺省IO_STANDARD=3.3V,将*上述约束语句用“#”注释掉并“run”后,还要执行“Assignment Editor”,将以前的led电平约束行删除掉并保存!当然将上述约束语句改为:

set_instance_assignment -name IO_STANDARD "3.3V" -to led

然后“run”一次。

9、在使用Altera FPGA的系统中,当硬件电路的某个Bank的VCCIO修改后,必须在QuartusII中做相应的更改设置,具体方法是:

启动Pin Planner,放大FPGA引脚分配图,每个Bank边上有个小图,其中有“IOBANK_x”字符(如果没有,可在右击菜单中选择“Show I/O Banks”),右击它,在右键菜单中选择“I/O Bank properties…”,然后修改“I/O Bank VCCIO”即可。

 

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