在MAX+PlusII和QuartusII中，如果某个输入信号直接作为时钟使用（例如作为D触发器的CLK），系统在编译、综合时会自动将其作为全局时钟信号处理，导致编译/综合错误。为避免这种“假”错误出现，在设计时要注意如下两点：
1、如果该输入不是从CPLD/FPGA的专用时钟脚输入，则必须将该信号缓冲后才能送至触发器的CLK端，在MAX+PlusII中可使用一个“与门”之类的逻辑门来缓冲，在QuartusII中可使用一个“Global”来缓冲，这样，MAX+PlusII或QuartusII就把它作为普通输入来处理了。
2、如果该输入确实定义在CPLD/FPGA的时钟输入脚（如GCLK0、GCLK1等），则在设计时不要加任何缓冲电路，可直接连至触发器的CLK端。
此外，Altera公司强烈建议设计中的主时钟（如外部晶体输入）从CPLD/FPGA的全局时钟脚引入，因为这些脚内部有时钟信号的专用处理电路，如去毛刺、加大驱动能力等。

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